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毕业论文课题相关文献综述
文 献 综 述
1. 前言
1.1引论
利用FPGA作为核心控制芯片设计测试系统的电路，通过Verilong HDL语言在FPGA芯片上设计实现各种总线控制器的功能，结合虚拟仪器的可视化编程的特点，设计LABVIEW测试程序，完成上位计算机与底层设备的数据传输，并且对数据进行实时的保存和分析，并且能够对底层设备发送过来的数据进行实时的处理。
1.2概论
FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
Verilog HDL是一种硬件描述语言（HDL：Hardware Description Language），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。 Verilog HDL和VHDL是世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。前者由Gateway Design Automation公司（该公司于1989年被Cadence公司收购）开发。两种HDL均为IEEE标准。
1.3问题背景
随着计算机网络化和微机分级分布式应用系统的发展，通信的功能越来越重要。通信是指计算机与外界的信息传输，既包括计算机与计算机之间的传输，也包括计算机与外部设备，如终端、打印机和磁盘等设备之间的传输。在通信领域内，数据通信中按每次传送的数据位数，通信方式可分为：并行通信和串行通信。由于计算机科学与通信技术的不断发展，越来越多的计算机外围设备采用传输速率快而优良的USB接口，而个人计算机主板上RS232接口正逐渐淘汰。传统的接口转换设备是使用各种主流总线控制器芯片来设计的，成本高体积大，在工业应用领域，工业现场中许多设备使用的主流通信接口是RS232 RS422 RS485接口等，这样的设备大多只能实现RS232、RS422、RS485接口之间一对一的转换，并且不能对数据进行实时处理。
2. 研究现状
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