前言：
从基本算术运算的实现角度来看，所有的加、减、乘、除运算最终都能归结为加法运算， 因此，加法器是数字系统中十分重要的算术运算单元。但对于加法器的操作来说，因为存在进位问题，使某位计算结果和所有低于它的位相关。因此，为了减少进位传输所耗的时间，从提高计算速度，人们设计了多种类型的加法器，其中较为重要的就是超前进位加法器。然而当参与运算的两个数的位数增加时，超前进位的运算逻辑将变得相当复杂并且不易处理[1]。FPGA是目前较为广泛采用的可编程器件，由可编程IO单元阵列、可编程逻辑单元阵列、可编程连线资源3部分构成。FPGA中的可编程逻辑单元普遍采用四输入单输出的存储器（查找表），可编程存储单元只需要16位就可以实现任意四输入逻辑[2-5]。FPGA中可编程逻辑单元的数量可以达到百万以上，具备了对各种复杂系统的设计能力，在数字技术的各种应用领域得到了大量采用。FPGA集成块属于超大规模集成块（VLSI）。使用FPGA进行数字设计是要实现数字系统的单片化设计，不再需要连线组合。设计完全体现为集成块内部可编程逻辑单元直接的连接关系。FPGA包含成千上万的标准可编程逻辑单元，每个逻辑单元的性能基本相同。在衡量成本时，将以逻辑单元的使用量作为成本的依据；而在考虑运算时间时，则以信号路径通过逻辑单元的数量衡量。采用FPGA集成块实现设计时，大多数情况下器件中的可编程逻辑单元远远多于所需要的单元数量。由于采用单片设计，这些多余的单元并不能节约设计的成本。利用这些多余的单元，进行并行设计，缩短最长路径的运算级数，就成为基于FPGA设计的重要特色。
国内外同类研究概况:
一、国外的专家和学者对基于FPGA技术的加法器的研究已取得了不少的成果，已经发表了数十篇相关文章。专家和学者对不同的加法器结构，在大小不一的操作数位宽下，进行结果比较和性能分析，并提出了多种新型的FPGA长加法器结构。
基于FPGA技术，采用不同的加法器结构实现16位、32位的加法运算。加法器具体结构包括行波进位、进位旁路、进位选择。超前进位以及基于Kogge-Stone等算法的进位前置结构。
- D. Nguyen#39;基于进位选择的设计思想，提出了一种新型的FPGA加法器结构。加法器的操作数被分为N块，由FPGA的快速进位链构成的行波进位加法器(RCA)对每一块进行加法运算，该结构中的进位计算电路(CCC模块)是由FPGA的快速进位链实现的。它充分发挥了进位链快速运算的特点，在较短的时间内输出进位信号，因此加法器的关键路径的延时大大降低，其性能有一定的提升，但占用的硬件资源并没有减少。
在超前进位加法器结构中，每一位输出信号是独立产生，只与输入信号A, B和Cn有关。操作数之间没有进位信号的级联传播，减小了各个进位信号产生的延时。但直接在FPGA中实现超前进位加法器，性能比预想的差很多。这是因为FPGA中的快速进位链无法实现超前进位加法器独特的运算过程，因此FPGA只能采用通用的逻辑资源实现，同时需要大量的布线资源实现各级单元的互连，使得时延和面积大幅度增加，因此当操作数位宽增大时，加法器的实现不适合采用传统的超前进位结构。对此，国外许多专家和学者提出了多种基于FPGA技术的超前进位加法器。
综上所述，国外的专家和学者对基于FPGA技术的快速加法器的设计与研究已取得了不错的成果，但大多数加法器结构只有在操作数位宽较小(不超过百位)的情况下才有比较大的性能优势。T. B. PreuBer29回顾了在目前主流的FPGA芯片上实现大规模操作数位宽( 最大位宽可达2048位)的加法运算，总结了近年来提出的FPGA长加法器结构，并在当前主流FPGA器件和综合工具的背景下对其进行了测试和评估。相较于操作数位宽达几百或甚至几千位的传统加法器结构，长加法器结构的设计和研究具有很大的发展空间，应在诸如密码学之类的相关应用中予以考虑。
- 目前国内与国外相比,在二进制算数运算方面的电路研究有着较大差距。当加法器的操作数位宽增大时，国内的专家和学者普遍采用流水线的方法将操作数分段，分时进行加法运算。其中，赵亚威提出了一种基于FPGA技术，并且采用4级流水线的快速加法器设计。在整个结构中，对于各级流水线之间的加法运算采用两种不同的结构实现:行波进位结构和超前进位结构。并且通过实验得出如下结论:流水的深度并不是永远正比于运算速度,占用的资源随着流水深度的增加而增加的。基于上述结构，岳伟甲川设计了一个4级流水线结构的32位加法器，并对这个流水线结构进行了分析和改良，提出了一个采用两级流水线结构的32位加法器，使得加法器的时延由4个系统时钟缩短为2个系统时钟，大大提升了加法器的性能。黄春平131基于8位加法器介绍了两种FPGA的设计方法:原理图设计法和VHDL文本设计法，并且分析比较两种方法的优劣，并面对实际的需求选择合适的设计方法。
总结：
通过以上分析可以看到，当FPGA单元在实现设计时存在富余量时（通常会存在这种情况），利用这种富余的单元改进设计的性能，可以在不增加成本的基础上，使设计效果得到大幅度改善。这是基于FPGA单元进行单片设计时的重要特点。
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