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毕业论文课题相关文献综述
文 献 综 述
1. 前言
随着验证在设计过程中成为了最关键的环节，其所需的时间也占到了整个设计周期的70%以上。往往验证平台的搭建决定了整个设计的成败，一个成熟的验证平台需要从创建初期开始不断地进行验证然后才会变得稳定，进入这个阶段将会消耗大量的时间[1]。
曾有多个厂家推出略有差异的验证方法学。但是使用不同的验证方法学的验证平台之间的互操作性仍有一定的障碍。这就使得工程师们要花更多的精力在这上面。为了使验证方法学标准化，在2009年12月，Accellera(电子设计自动化行业的一个致力于标准化的组织)决定以之前的开放的验证方法学2.1.1版为基础，构建一个新的方法学。在2011年2月21日，Accelera通过了验证方法学的1.0版，并通过了三大厂商的共同支持。而目前是1.2版，更加标准化。
最先的验证平台通常会出现以下几种事情：（1）在测试平台模块中例化被测设计；（2）创建若干个变量，将他们连接到被测设计的输入端口，并在过程代码块中的不同时间点对他们进行赋值，使这些变量充当内部信号；（3）采集被测设计输出端口的信号，或者直接采集被测设计的内部信号；（4）在测试平台模块内建立一些功能模块，将采集到的信号与根据之前设计规范预测的参考数值进行对比，然后输出一些信息以方便故障的排除。
以上的验证模式对于一些简单的被测设计足够用，但是如果被测设计的比较复杂，那么测试平台将会变得十分臃肿，这不利于工程师维护和重用。例如，如果验证人员想在原有输入激励基础上添加一些新的测试序列，那么很可能会影响到测试平台的其他部分。为了解决这些问题，工程师需要将验证平台的不同组分，例如输入激励、输出采集、记分板对比等不同部分相互隔离。
尽管SystemVerilog的面向对象编程特性提供了解决了上述问题的可能性，但仍存在一些问题。虽然工程师有了更灵活的语言，但是怎么用这种语言来搭建验证平台却是没有明确规范的，因而不同人搭建的验证平台在结构上会有差异。最明显的是，不同工程师对于验证平台功能的划分可能不一样，即使采用同样的划分，其中同类模块对外的接口（方法和数据成员）也没有统一的标准。这在一定程度上阻碍了大型验证平台之间的协作性、扩展性（假设某公司的两个团队分别负责验证平台的输入激励部分和输出信号比较部分，却各自使用了非标准化的事务接口，其结果是他们将耗费大量的时间对各自的代码进行修改，这将大大延缓芯片的上市时间）。通用验证方法学提供了一套基于SystemVerilog的类库，验证工程师以其中预定义的类作为起点，就可以建立起具有标准结构的验证平台。
UVM吸收了当前诸多主流验证方法学的优点，本文以UART总线接口为例介绍这种高性能的验证平台。该平台基于System Verilog语言，以功能覆盖率为导向，通过带约束的随即方法产生激励，能够自动检查运行结果而且具有很高的重用性[1]。实践证明该平台在验证效率方面具有很高的优越性，已经得到了越来越多的工程师的青睐。此验证平台的出现具有时代意义。
2. 研究现状
随着各种设计变得越来越复杂，寻找一个比较简单方便的验证方法已经变得刻不容缓，很多厂商也一直致力于开发先进的验证方法来解决这方面的问题。
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