- 文献综述（或调研报告）：
毫米波宽带分频器作为毫米波频率综合器中的关键模块之一，将VCO的输出信号进行分频之后获得比较稳定的本振信号。其性能好坏会极大地影响整个毫米波频率综合器性能，因此设计出高速、低功耗、分频比可变的分频器具有十分重要的意义。
在毫米波集成电路中，频率综合器的研究与设计一直是国内外的热门要点。当前，国内外对毫米波频率综合器的研究主要集中在如何通过采用先进的工艺技术以及改进电路结构这两方面来提高其频率和带宽特性。30~100GHz频率综合器在最近几年一直是研究的热点，研究成果常见诸于报道。文献[2]介绍了一款GaAs赝高电子迁移率管（Pseudomorphic High Electron MobilityTransistor, PHEMT）工艺实现的60GHz接收发机，其频率综合器由1.844GHz VCO 16倍频后得到29.5GHz本振实现。文献[3]介绍了一款采用SiGe0.12mu;m双极工艺，利用20GHz VCO和三倍频器实现的60GHz低功耗高速率频率综合器，并进行了理论分析和流片测试，获得了较好的性能指标，文献[4]是在文献[3]基础上的改进。倍频结构频率综合器由于倍频噪声和倍频次数的正比关系和可能出现的的相位失锁问题使得倍频器使用受限。文献[5]介绍了一款采用65nm SOI CMOS工艺的70GHz射频前端以及主体结构采用LC-VCO和带电感峰化的电流模逻辑（Current Mode Logic, CML）结构二分频器实现了高频超宽带频率综合器，该频率综合器缺点在于分频器螺旋电感的使用虽然提高了工作频率但却使得芯片面积过大。文献[6]介绍了一款基于锁相环的频率综合器，设计采用0.13mu;m BiCMOS工艺，VCO采用交叉耦合双极型管和电容反馈技术，分频器采用9级级联二分频器构成的模512固定分频比结构。这种基于锁相环的频率综合器结构日益成为主流设计结构，但该文献中的频率综合器虽然实现了高频工作，但锁相环中分频器分频比固定不可调节，频率锁定范围窄以及功耗高达107mW的缺点。文献[7][8]设计了一款采用65nm CMOS 工艺的60GHz接收机，其中锁相环工作在40GHz。设计采用LC结构VCO和注入锁定（Injection-locked）二分频器为第一级分频器，第二级分频器为为模64的固定分频比分频器，该机构也是目前毫米波锁相环频率综合器最常用的解决方案。目前在毫米波频段的应用中，模拟锁相环频率综合器是设计主流。在数字化集成化的趋势下，数字锁相环频率综合器也是研究的热点之一，但由于逻辑门电路的速度限制，毫米波频段的数字频率综合器中数字控制振荡器(Digitally Controlled Oscillator, DCO)仍由模拟实现，而且整个环路的噪声性能和功耗均不占优势。
文献研究结果表明了当前毫米波模拟锁相环频率综合器研究热点主要在带宽、工作频率以及噪声等许多方面，锁相环设计存在的问题是频率调节精度较低，即分频器分频比固定不变或者变化范围较窄，无法达到高精度调节频率的问题。如果采用的是分频比连续整数可调的可编程分频器来调节锁相环的分频精度则可解决该问题，文献[9]介绍了一款由GaAs高电子迁移率晶体管（High Electron MobilityTransistor, HEMT）工艺实现的应用于ALMA Band1的31.3~45GHz接收机，其中频率综合器工作在27.3~33GHz。但目前文献中未见用CMOS工艺实现的该频段频率综合器，因此利用CMOS工艺进行低成本、低功耗毫米波频率综合器研究意义重大。
对毫米波宽带二分频器进行了研究和设计。设计采用两级DCML触发器结构，设计时对带尾电源的DCML二分频器和无尾电流源的Razavi 结构DCML二分频器进行了对比。设计以及测试结果表明，Razavi 结构DCML二分频器利用输入端传输线电感的串联峰化作用，增大了输入信号幅度从而等效提高了分频器灵敏度，同时采用电路和版图优化技术，将Razavi 结构DCML二分频器工作频率首次提高到40GHz，最终实现了一款高灵敏度、宽分频范围的毫米波二分频器。
[1]郭婷.应用于硅基成像阵列的毫米波宽带分频器研究与芯片设计[D].东南大学,2015.
[2] A. Yamada, et al., '60GHz ultra compact transmitter/receiver with a low phase noise PLL-oscillator,' in Microwave Symposium Digest, 2003 IEEE MTT-S International, 2003, pp. 2035-2038 vol.3.
[3] B. A. Floyd, et al., 'SiGe bipolar transceiver circuits operating at 60 GHz,' Solid-State Circuits, IEEE Journal of, vol. 40, pp. 156-167, 2005.
[4] B. Floyd, et al., 'A silicon 60GHz receiver and transmitter chipset for broadband communications,' in 2006 IEEE International Solid-State Circuits Conference, ISSCC, February 6, 2006 - February 9, 2006, San Francisco, CA, United states, 2006, pp. 184 179-184 179.
[5] L. Daihyun, et al., 'Performance and Yield Optimization of mm-Wave PLL Front-End in 65nm SOI CMOS,' in Radio Frequency Integrated Circuits (RFIC) Symposium, 2007 IEEE, 2007, pp. 525-528.
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